# Capacitance 성분과 기생

:::goals
- 용량을 "전압을 바꿀 때 필요한 전하의 양"으로 이해한다.
- MOSFET 안의 용량이 동작 영역에 따라 source와 drain 사이에서 옮겨 가는 것을 설명할 수 있다.
- 접합 용량이 전압에 따라 변해서 생기는 결과를 안다.
- 회로도에 없는 기생 용량을 어떻게 추정하고 추출하는지, 그때 무엇을 조심해야 하는지 안다.
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## 한 문장으로
용량은 **물통의 바닥 넓이**와 같다. 넓은 물통은 같은 양의 물을 부어도 수위가 조금만 오른다. 마찬가지로 용량이 크면 같은 전하를 넣어도 전압이 조금만 변한다.

$$
\Delta V = \frac{\Delta Q}{C}
$$

readout 회로에서 용량은 거의 모든 것을 정한다. FD 용량은 전자 하나가 만드는 전압을 정하고(04장), column 배선 용량은 정착 시간을 정하며(06장), 스위치를 놓을 때 남는 무작위 전하는 kT/C로 정해진다(12장). 그런데 회로도에 커패시터 기호로 그려진 것은 일부일 뿐이다. 대부분은 transistor와 배선에 딸려 오는 ==기생 용량==(parasitic capacitance)이다.

## 용량은 상수가 아닐 수 있다
진짜 소자에서는 전하가 전압에 정확히 비례하지 않는다. 그래서 용량을 "전압을 조금 바꿀 때 필요한 전하"로 정의한다.

$$
C(V) = \frac{dQ}{dV}
$$

작은 신호에서는 지금 동작점에서의 $C(V)$를 쓰면 된다. 하지만 전압이 크게 움직이면 그 사이의 용량 변화를 다 더해야 한다. 이 차이는 04장(전자 수에 따라 변하는 변환 이득)과 08장(스위치를 끌 때의 전하)에서 다시 나온다.

## MOSFET 안의 용량
Gate 아래 산화막은 그 자체로 평행판 커패시터다. 면적이 $W \times L$이므로 gate 전체의 용량은 $WLC_{ox}$다. 흥미로운 점은 **이 gate 전하가 어느 단자와 짝을 이루는지가 동작 영역에 따라 바뀐다**는 것이다.

| 영역 | 채널 모양 | gate–source | gate–drain |
|---|---|---|---|
| Cutoff | 채널 없음 | 거의 없음 | 거의 없음 |
| Triode, $V_{DS} \approx 0$ | 끝까지 고른 채널 | 절반 ($WLC_{ox}/2$) | 절반 ($WLC_{ox}/2$) |
| 포화 | drain 쪽이 끊김 | 대부분 ($\tfrac{2}{3}WLC_{ox}$) | 거의 없음 |

포화에서 drain 쪽 채널이 끊기면 drain 전압이 채널 전하를 거의 건드리지 못한다. 그래서 gate–drain 사이의 채널 용량이 사라진다. 아래 3D 모델에서 성분을 하나씩 켜고 $V_{DS}$를 움직여 보자.

[[lab:cap3d]]

:::deep Meyer 모델의 식
Triode 전체 구간에서 Meyer 모델은 다음과 같이 쓴다($C_{ov}$는 아래 overlap).

$$
C_{gs} = C_{ov} + \tfrac{2}{3}WLC_{ox}\left[1-\left(\frac{V_{ov}-V_{DS}}{2V_{ov}-V_{DS}}\right)^{2}\right],\quad
C_{gd} = C_{ov} + \tfrac{2}{3}WLC_{ox}\left[1-\left(\frac{V_{ov}}{2V_{ov}-V_{DS}}\right)^{2}\right]
$$

$V_{DS}=0$에서 둘 다 $WLC_{ox}/2$이고, $V_{DS}=V_{ov}$에서 포화 값으로 이어진다. Meyer 모델은 전하를 정확히 보존하지 않는 근사라서, 빠른 과도 해석에는 전하 기반 모델(BSIM의 charge model 등)을 쓴다.
:::

[[lab:meyer]]

한눈에 정리한 용량 지도를 참고 그림으로 두었다. 단면과 회로 기호에서 같은 용량을 같은 색으로 표시했다.

[[lab:capmap]]

## 가장자리의 용량: overlap
Gate는 source와 drain 위로 살짝 겹쳐 있고, 가장자리에서는 전기장이 휘어져 나간다. 이 ==overlap·fringing 용량==은 동작 영역과 거의 무관하게 항상 남는다. 작지만 gate와 drain을 직접 잇기 때문에 두 가지 현상의 통로가 된다.

- 스위치 gate가 움직일 때 옆 node로 전압이 튀는 ==clock feedthrough==(08장)
- 증폭기의 입력과 출력 사이에서 용량이 커 보이는 ==Miller 효과==(04장)

## 접합 용량: 전압에 따라 변한다
Source·drain과 기판 사이의 pn 접합도 커패시터다. 역전압을 걸면 가운데의 공핍층(전하가 비어 있는 층)이 넓어진다. 판 사이가 벌어진 것과 같아서 용량이 줄어든다.

$$
C_j(V_R) = \frac{C_{j0}}{\left(1 + V_R/\phi_B\right)^{m}}
$$

FD도 이런 확산 영역이라 접합 용량이 FD 용량의 큰 부분을 차지한다. 여기서 재미있는 일이 생긴다. 전자가 FD에 들어오면 FD 전압이 내려가고, 역전압이 줄어 용량이 조금 커진다. 그러면 다음 전자가 만드는 전압은 조금 작아진다. 신호가 클수록 변환이 살짝 둔해지는, ==변환 비선형성==의 한 원인이다.

[[lab:junction]]

## 배선의 용량과 이웃 결합
금속 배선은 아래 기판과도, 옆 배선과도 용량으로 이어진다. 공정이 미세해질수록 배선이 높고 촘촘해져 **옆 배선과의 결합**이 커진다. 고정된 전원선과의 용량은 그냥 짐(부하)이지만, 두 신호선 사이의 용량은 한쪽이 움직일 때 다른 쪽을 끌고 가는 통로가 된다.

## 추정과 추출
설계 초기(==pre-layout==)에는 아직 layout이 없어서 기생 용량을 소자 모델과 경험식으로 추정한다. Layout을 그린 뒤(==post-layout==)에는 추출 도구(PEX)가 실제 모양에서 배선의 저항·용량과 node 사이 결합을 계산해 회로에 붙인다.

- 추출 결과는 추출 조건(공정 조건, 온도, 어느 결합까지 남기는지)에 따라 달라진다.
- 소자 모델에 이미 있는 성분(접합, gate overlap)을 추출 도구가 또 넣으면 **두 번 세는** 셈이 된다. 무엇이 모델에서 왔고 무엇이 추출에서 왔는지 경계를 확인해야 한다.
- 추출 값이 있다고 정확도가 보증되는 것은 아니다. 측정이나 정밀 해석과 비교하는 단계가 따로 있다(부록 C).

> 용량 값을 볼 때는 세 가지를 같이 확인하자. 어느 두 node 사이인가, 어떤 전압 조건에서의 값인가, 다른 곳에서 이미 센 성분과 겹치지 않는가.

## 핵심 정리
- 용량은 물통의 바닥 넓이다. $\Delta V = \Delta Q / C$.
- 용량은 전압에 따라 변할 수 있다. 작은 신호에는 $dQ/dV$, 큰 변화에는 그 사이 전하를 다 더한다.
- MOSFET의 gate 용량은 triode에서 source·drain에 반씩, 포화에서는 대부분 source 쪽에 붙는다.
- Overlap 용량은 항상 남아 feedthrough와 Miller 효과의 통로가 된다.
- 접합 용량은 역전압이 줄면 커진다. FD에서는 변환 비선형성의 원인이다.
- 추출한 기생 용량은 모델과 이중으로 세지 않도록 경계를 확인한다.