하나의 설계, 서로 다른 관측

PixelWorkbench는 Pre-layout에서 정의한 설계를 Post-layout 추출 자료와 연결해 다시 평가하는 방향이다. 설계의 동일성은 유지하되 입력 자료의 revision과 실행 조건은 분리한다. Optics·HDR·Noise·Settling 중 이 교재의 첫 학습 경로는 Noise–Settling이다. Optics·HDR 사내 구현 없이도 이 경로는 독립적으로 성립해야 한다.

회로 조건을 바꾸면 DC 동작점, Cap, 전달함수, 관측 전압이 연결되어 바뀐다. Noise만 줄이거나 Settling만 빠르게 만드는 단일 숫자보다, 같은 조건에서 두 결과를 읽는 것이 중요하다. 아래 지도는 수치 엔진이 아니라 이 의존성을 찾아보는 도해다.

지도에서 구분할 세 가지

실제 물리에는 소자 전류, 전하, 기생 연결과 시간에 따른 응답이 있다. 계산 모델은 이를 근사하고 필요한 자료를 선택한다. 검증은 근사가 성립하는 범위, 수치 구현, 실자료 일치를 각각 확인한다. 세 층을 하나의 ‘정확도’ 점수로 합치지 않는다.

이 교재를 사용하는 순서

먼저 설명과 도해를 읽고, 예제값을 하나씩 바꾸며 결과의 방향을 예상한다. 식과 단위를 확인한 뒤 확인 문제에 답한다. 장 마지막의 근거에서 결정 ID, 기준 예제 ID와 검증 수준을 확인한다. 모든 슬라이더의 시작값은 학습 예제이며 제품 기본값이 아니다.

범위의 경계

13개 장의 실험은 닫힌형 식, 작은 교육용 계산, 그리고 주어진 값으로 규칙을 보여주는 정책 실험이다. 정책 실험은 장마다 ‘정책 기대 명세’로 표시한다. 실제 회로의 node 매핑, DC 해법, switching network, 전체 noise 적분 엔진을 구현한 것이 아니다. 합의된 정책은 유지하지만 남은 모델 선택과 실자료 검증은 완료로 표시하지 않는다.

전자가 도착한 위치부터

Signal_e_total은 실제 FD에 전달된 전자수다. PPD에 처음 저장된 전자수와 자동으로 같지 않다. 이 장에서는 전달 완료 후의 작은 신호를 다루며 전자의 부호 대신 전압 변화의 크기를 그린다.

단일 node에서 출발하는 CG

상수 Cap 하나에 전하 ΔQ가 추가되면 ΔV = ΔQ/C다. 전자 한 개의 전하 크기 qₑ = 1.602176634 × 10⁻¹⁹ C를 사용하면 |CG_FD| = qₑ/C가 된다. fF를 사용하면 |CG_FD| = 160.2176634/C[fF] µV/e⁻다. 전압 gain A가 일정한 교육 예제에서는 |CG_out| = A qₑ/C다.

실제 network로 확장할 때

실제 CG는 선택 mode와 충분히 안정화된 reset count OP에서 평가한다. Cgs feedback, group 연결, 관측 위치 때문에 단일 C 식을 전체 회로 공식으로 대체할 수 없다. 공급된 settled FD 값에 이미 포함된 feedthrough·injection·boosting을 다시 더하지 않는다.

Cap의 총량과 범위

완성된 Cap 입력은 명시한 scope의 total fF다. HRG의 A·B별 실제 영역값, 공유 metal의 연결 범위를 보존해야 한다. NF를 이미 포함한 total에 NF를 다시 곱하지 않는다. 아래 C는 모든 성분을 압축한 가상의 고정 Cap이며 특정 Dual CG 또는 TCG 값이 아니다.

1TR, instance, group

1TR의 reference 조건, 실제 finger OP, NF를 포함한 instance total, 여러 instance의 group 집계를 구분한다. NF를 늘리는 것과 개별 finger의 W를 바꾸는 것은 같은 입력 조작이 아니다.

총전류를 고정한 교육 예제

동일 finger가 총전류 I_total을 균등하게 나눈다고 하자. I_finger = I_total/NF이고, 포화 square-law 예제에서 gm_finger = k√I_finger다. 따라서 gm_total = NF·gm_finger = k√(NF·I_total)이다. 아래는 k를 정하는 예제로 3 µA에서 50 µS를 사용한다. 프로젝트가 모든 OP에서 이 식을 정확하다고 보장하는 것은 아니다.

Noise 배수의 순서

독립인 동일 finger의 drain-current PSD는 합산되고 gm은 합산된다. 따라서 gate-referred PSD = S_Id,total/gm_total²이다. finger PSD와 OP가 같을 때 gate PSD의 1/NF 관계를 얻는다. 그러나 총전류 고정 sweep에서는 finger OP부터 바뀌므로 단순히 reference gate PSD를 NF로 나누어 끝내지 않는다.

실제 입력에 필요한 것

gm·gmb·gds는 같은 조건 세트여야 한다. 명시적 0은 유효한 입력일 수 있지만 누락은 0이 아니다. 외부 OP를 쓰는 경로는 외부 회로 DC 해와 내부 OP의 조건 일치를 확인한다. 이 실험은 gmb/gds, short-channel, 비대칭, 공급 한계를 생략한 대칭 설명 예제다.

단일 RC가 설명하는 것

선형 저항 R과 고정 Cap C의 단일 pole 예제에서 τ = RC다. 최종값과의 잔차는 e(t) = e(0) exp(−t/τ)이고, 계단 입력에 대한 정규화 응답은 1−exp(−t/τ)다. t=τ에서 약 63.2%에 도달한다. kΩ과 pF를 곱하면 ns 단위의 τ가 된다.

같은 R·C를 움직여 보기

아래 τ는 입력한 교육용 R과 C에서 계산한다. 실제 column network의 tau 기본 경로를 지정한 것이 아니다. R이나 C가 커지면 같은 관측 시간의 잔차가 커진다. 작은 진폭·선형·단일 pole이라는 가정이 깨지면 slew, 여러 pole, 상태 의존 Cap을 별도로 다뤄야 한다.

Quick Response Mode의 판정

ST-QUICK은 phase별 지정 시간과 선택한 계산 경로의 τ로 T/τ를 구하고 criteria를 초과하는지 본다. 합의된 criteria 기본값은 7.5이며 등호는 초과가 아니다. EX08은 10 kΩ × 1 pF = 10 ns에서 74·75·76 ns를 평가해 7.4·7.5·7.6, 즉 불충족·불충족·충족이 된다. 세 값은 한 phase의 서로 다른 경계 사례이며 세 phase나 합산 판정이 아니다. 이 예제에서는 Reset·Signal 비율을 각각 표시하며 전체 AND 판정을 확정 정책처럼 추가하지 않는다.

Quick은 경험적 판단 지표다

D438에 따라 Quick Response는 여러 가정이 들어간 rule of thumb 판단 지표이며 오차가 있을 수 있다. 상세 transient와의 일치 검증이나 제품 정확도 합격을 매 Quick 실행의 선행 조건으로 요구하지 않는다. 근사 오차가 아직 검증되지 않았다는 사실은 계산 불가와 다르다. 반대로 경험 기준을 충족했다고 실제 count 잔차나 설계 성능이 검증된 것도 아니다.

같은 T/τ, 다른 잔차

같은 τ를 가진 두 단위 gain 1차 단계를 직렬로 연결하면 계단 응답의 정규화 잔차는 (1+x)exp(−x)다. 단일 지수 exp(−x)와 비교하면 x = 8에서 약 0.00033546과 0.00301916으로 9배 차이다. 설명용 초기 오차 100 mV를 곱하면 약 33.5 µV와 302 µV다. 두 경우 모두 T/τ = 8이므로 Quick 판정은 같다. 이 비교는 Quick이 상세 잔차를 보증하지 않는다는 설명이다. 제품 예측·보정 계수·허용오차가 아니며, Elmore 등 다른 추출 경로가 같은 τ를 준다는 주장도 아니다.

τ의 출처를 남긴다

Elmore τ는 Elmore 근사로 표시하고 실제 pole이나 정착시간으로 바꾸어 부르지 않는다. 대표 pole은 선택한 입력과 관측 출력에 나타나는 성분을 기준으로 검토하며, 내부에서 가장 느린 pole을 무조건 고르지 않는다. 알려진 slew·ringing·다중 성분 때문에 단일 지수가 부적합한 응답을 임의 τ로 압축해 정상 판정처럼 보이게 하지 않는다. 그러나 다중 pole이라는 사실이나 상세 검증 미실시만으로 일괄 차단하지도 않는다.

상세 Settling과의 차이

Quick의 경험 기준을 모든 상세 파형의 보편 합격선으로 쓰지 않는다. 상세 정착은 상태와 저장 전하를 이어받은 별도 계산이다. 실제 V_lim이 없으면 마지막 표본을 V_lim으로 자동 대체하지 않는다. 참고 초기 진폭 V0.max = 100 mV는 비율 판정을 바꾸지 않으며 적용성을 자동 차단하는 기준도 아니다. 수동 gain/BW를 쓸 때도 실제 network를 그 값에 맞춰 자동 수정하지 않는다.

같은 순간값을 두 번 읽는 것이 아니다

초기 dark read noise 모델은 정착 reset OP에서 noise 통계와 선형 전달을 고정한다. 두 관측 시점의 순간 noise 값은 다를 수 있고, 시간 간격 T에 따른 상관을 갖는다. 두 샘플이 항상 독립이라고 가정하지 않는다.

차분식에서 주파수 가중으로

지연 T의 차분은 H_CDS(f) = 1−exp(−j2πfT)다. 크기의 제곱은 |H_CDS|² = 4 sin²(πfT)이다. 저주파에서는 약 4π²f²T²이고 fT가 정수이면 0, 반정수이면 4다. 따라서 CDS를 모든 주파수의 ‘noise 절반’으로 표현할 수 없다.

이 실험의 관측 위치

그래프는 이미 동일 위치로 전달된 pre-CDS PSD에 곱할 무차원 가중만 보여준다. 주황 점은 선택한 주파수다. PSD를 가중한 뒤 주파수 적분해 분산을 구하고 마지막에 제곱근을 취한다. ASD에 이 가중을 그대로 곱하지 않는다.

포함하지 않는 현상

정상 PSD/CDS는 switching 초기 covariance나 phase별로 다른 통계를 자동 재현하지 않는다. FD/OTA 직접 RMS가 이미 CDS 이후 정의라면 이 가중을 다시 적용하지 않는다. RMS라는 단위만으로 처리 완료 상태를 판단하지 않는다.

단위가 다른 두 스펙트럼

전압 PSD S_v의 단위는 V²/Hz, ASD는 V/√Hz다. ASD를 제곱한 것이 PSD다. 단측 PSD는 양의 주파수 대역으로 전력을 모은 정의이며, 대칭 양측 PSD와 비교할 때 f>0에서 PSD는 두 배, ASD는 √2배다. DC·Nyquist bin까지 일괄 배수 규칙을 확장하지 않는다.

해석 가능한 1-pole 예제

백색 단측 PSD S₀가 unit-DC-gain 1-pole을 통과하면 S_out(f) = S₀/[1+(f/f_c)²]다. 0에서 F까지 면적은 S₀ f_c arctan(F/f_c), 0에서 무한대까지는 S₀πf_c/2다. 따라서 f_c에서 적분을 끊으면 전체 면적의 절반만 포함한다.

같은 예제에 CDS를 연결하면

위 정상 1-pole noise에 두 시점 차분을 적용하면 σ_CDS² = S₀πf_c[1−exp(−2πf_cT)]이다. T→0이면 0, 충분히 큰 T에서는 단일 표본 분산의 두 배에 접근한다. 이 닫힌형 기준식은 실제 여러 원천의 회로 noise 모델과 구분한다.

수렴이라고 부르기 위한 조건

프로젝트의 상대 허용오차 0.1%는 RMS가 아니라 분산 기준이다. 절대 기준은 e_abs = 10⁻⁴ e⁻를 같은 CG로 환산한 ε_abs = (|CG|e_abs)²다. 구간 내부·저주파·고주파 오차의 합이 max(ε_abs, 0.001σ²) 이하여야 한다. 아래 그래프는 해석 면적 예제이며 일반 적분기나 전체 수렴 판정기가 아니다.

평균으로 줄어드는 성분

서로 독립이고 동일한 분산 σ_i²를 가진 m개 경로를 같은 가중치로 평균하면 분산은 σ_i²/m이다. RMS는 σ_i/√m이다. 조건이 다른 경로나 상관된 원천에 이 관계를 강제하지 않는다.

공통 성분은 같이 움직인다

각 관측을 x_k = s + c + n_k로 쓰자. c는 모든 경로에 동일하게 더해지는 공통 성분이고 n_k는 독립 성분이다. 이 둘도 독립이라는 예제 가정 아래 평균의 분산은 σ_c² + σ_i²/m이다. m을 늘려도 σ_c가 남는다.

한 번만 처리하기

정본인 averaging 전 결과와 effective 결과를 구분한다. group aggregation에 이미 반영된 m을 다시 보정하거나, 공통 경로에 임의의 √m 이득을 부여하지 않는다. 입력이 이미 averaging 이후인지 provenance로 확인한다.

전자수로 환산하기

동일 관측 위치와 조건의 |CG|로 전압 RMS를 나누면 e⁻ RMS가 된다. 다른 mode의 CG를 편의상 가져오거나 CG 미입력을 0으로 바꾸지 않는다. 이 장은 두 성분의 닫힌형 예제이며 비대칭 covariance matrix 계산은 후속 설명 범위다.

숫자 교체만으로 전압을 뛰게 만들지 않는다

ON/OFF 모델에서 Cap 표현을 바꾼다는 이유만으로 현재 node 전압을 Q/C로 다시 나누어 점프시키지 않는다. 구간별 선형 표현 q = q_* + C_new(v−v_*)는 현재 전압 v_*와 모델 전하 기준 q_*를 함께 보존한다.

최초 상태가 상대 전하의 0이 된다

최초의 유효한 node 전압과 외부 구동 전압이 정해지면 그 상태를 상대 전하 변화량 0의 기준으로 둔다. 이는 물리적 전하나 reset noise가 0이라는 뜻이 아니다. 이어 계산하거나 Cap 표현을 바꿀 때는 현재 전압·구동과 누적 상대 전하를 승계한다. 필요한 초기 전압이 없으면 이 기준만으로 상태를 만들 수 없다. 실제 event network coverage와 특이 node 해법은 후속 실행 명세다.

고정 Cap 구간의 상대 전하식

D431의 설명식은 Δq = C_nn(v−v_init) + C_ng(u−u_init)다. v는 FD·source처럼 계산하는 node 전압, u는 gate·전원처럼 이상 전압원으로 지정한 구동 전압이다. C_nn과 C_ng는 실제 branch와 구속조건으로 만든 계수 행렬이며 결합항의 부호를 포함한다. Cap 표현을 바꾼 뒤에는 Δq = Δq_* + C_nn,new(v−v_*) + C_ng,new(u−u_*)로 이어 쓴다. 교체 순간 전압과 구동이 그대로이면 누적 상대 전하도 그대로다.

실제 전하가 들어오는 경우

외부 구동이 고정된 고립 단일 node에 명시적 ΔQ가 공급되면 ΔV = ΔQ/C다. 2.6 V, 1 fF에 −0.01 fC를 주입하면 −10 mV로 2.59 V가 된다. 이어서 Cap 표현만 2 fF로 바꾸면 2.59 V와 누적 Δq = −0.01 fC를 그대로 가져간다. 그다음의 같은 ΔQ는 새 기울기로 −5 mV를 만든다. 전체 이력을 최신 C와 최초 전압만으로 다시 계산하면 2.595 V가 되어 인위적인 5 mV 점프가 생긴다. 아래 실험은 이 비교를 금지된 계산으로 따로 표시한다.

고정된 Cap과 움직이는 회로

D433은 해당 실행에서 선택한 기준 SF Cap을 reset 해제·정착 구간 동안 고정한다. 그러나 FD·source 전압, SF 전류, Cgs feedback은 동적으로 계산한다. 고정 Cap은 고정 전압·고정 SF 전류·고정 유효 FD Cap을 뜻하지 않는다. SF가 기준 Cap의 동작 영역을 벗어나면 근사 범위 이탈로 표시하며 다른 영역 Cap으로 자동 교체하지 않는다. 아래 직선 도해는 단일 node의 기울기만 보여주며 실제 reset 응답을 계산한 것이 아니다.

여러 node에서는 연결이 답을 바꾼다

실제 전환에서는 구속조건을 반영한 C_event Δv = Δq_inj와 branch network가 필요하다. 여러 node가 coupling된 회로에 개별 ΔQ/C를 강제하지 않는다. HRG_B 양쪽 잔류 injection을 자동으로 반씩 나누지 않는다. 함께 OFF를 명령하는 것과 실제 분리 시점이 같은 것은 다르다. 이 시점 문제는 ‘Reset 해제의 순서’ 장에서 다룬다.

아직 이 실험이 확인하지 않는 것

q_*와 Δq는 모델 내부의 상대 기준이며 절대 MOS terminal charge를 복원한 값이 아니다. 최초 기준과 누적 승계의 정책은 D431로 정해졌다. 남은 것은 실제 C_event 성분과 구속조건, 특이·부유 node 해법, raw charge Jacobian의 지원 범위, 전체 회로에서의 기준 불변성 검산이다. 이 장의 정책 시험 통과는 이 실행 명세의 완료나 상태 승계 solver의 검증이 아니다. 고정 기생 coupling·실제 전하 이동을 표현 교체로 지우거나 중복 계산하지 않는다.

문턱전압이 남기는 높이

NMOS reset 소자는 gate가 V_G,ON이고 source 쪽 node가 올라갈수록 overdrive가 줄어든다. 문턱 이하 전도를 생략한 설명에서는 source가 대략 V_G,ON − Vth에 이르면 더 이상 충전하지 못한다. 그래서 단일 경로에서는 V_FD,reset ≈ min(VPIX, V_G,ON − Vth,eff)라는 설명식이 나온다. 이는 단일 NMOS 경로와 문턱 이하 전도 생략을 전제로 한 설명용 근사이며 실제 무한시간 평형식이 아니다.

Body effect는 이론, 유효 Vth는 입력

source–body 전압 V_SB가 커지면 문턱전압이 커진다. 교과서식 표현은 Vth = Vth0 + γ(√(2φ_F+V_SB) − √(2φ_F))다. reset 소자의 source가 높게 올라가는 상황에서는 이 효과가 도달 전압을 낮춘다. D429에 따라 초기 모델은 이 식을 계산하지 않고, 해당 소자·조건의 유효 Vth를 받아 사용한다. 이미 조건을 반영한 유효 Vth에 body-effect 보정을 다시 더하지 않는다. 조건이 바뀌어도 자동 보간·외삽·scaling을 하지 않으며, 미입력은 0이나 다른 소자의 Vth로 대체하지 않는다. 기존 SF의 body 계수 모델은 별도 경로로 유지된다.

병렬은 높은 쪽, 직렬은 낮은 쪽

D430의 Dual CG 2-group에서 각 소자의 전달 한계를 U_X = V_G,X,ON − Vth,eff,X로 둔다. LRG_A/B는 VPIX와 공통 FD2 사이에 병렬이므로 FD2는 더 높은 한계까지 충전된다: V_FD2 ≈ min(VPIX, max(U_LRG_A, U_LRG_B)). 낮은 쪽 LRG가 FD2를 그 높이로 끌어내리는 clamp로 해석하지 않는다. HRG_A/B는 FD2와 각 FD1 사이 직렬이므로 V_FD1 ≈ min(V_FD2, U_HRG)다. VPIX − Vth_LRG − Vth_HRG처럼 문턱전압 손실을 소자 수만큼 누적하지 않는다.

TCG 2/4-group으로 넓히기

D439는 같은 원리를 TCG에 확장한다. 2-group은 V_FD3 ≈ min(VPIX, max(U_LRG_A, U_LRG_B)), V_FD2_AB ≈ min(V_FD3, max(U_MRG_A, U_MRG_B)), V_FD1 ≈ min(V_FD2_AB, U_HRG)다. 4-group에서는 공유 FD3_ABCD가 네 LRG 한계의 최댓값과 VPIX 중 낮은 값이고, FD2_AB/CD는 각 MRG pair와 FD3 중 낮은 값이다. 공유 FD3를 group별 독립 node로 만들거나 Cap을 group 수만큼 중복 가산하지 않는다. EX11은 4-group에서 FD3 = 2.8 V, FD2_AB/CD = 2.6/2.65 V, FD1 = 2.55/2.6/2.5/2.65 V를 준다.

단계식과 경로식은 같은 답을 준다

각 FD1에 대해 VPIX→LRG→MRG→HRG의 가능한 모든 경로를 나열하고, 경로마다 한계의 최솟값을, 경로들 중에서는 최댓값을 고르면 위 단계식과 같은 값이 나온다. 아래 실험은 두 방법을 나란히 계산해 보여준다. 이 일치는 채택한 근사 안의 연결·산술 일관성이며 물리적 정확도나 SPICE 일치가 아니다.

이 식이 답하지 않는 상황

전제는 낮은 초기 전압에서 충분한 충전, 일정한 gate ON 전압, 조건에 맞는 유효 Vth, 무시 가능한 정상 부하 전류다. 짧은 reset의 미충전, 이미 한계보다 높게 충전된 node의 방전·이력, 유한 정상 전류의 IR drop, 시간에 따라 변하는 gate 구동, 누설·문턱 이하 전도는 이 식으로 풀지 않는다. 전제 밖이면 값을 강제 clamp하거나 자동 생성하지 않고 D421의 상태 공급 기준으로 넘긴다. 이 값은 reset 유지 중 FD 초기값일 뿐이며 SF source·column 초기값이나 read 기준 V₀가 아니다. 해제 이후에 이 식을 다시 적용해 coupling·잔류 전하 효과를 지우지 않는다.

아직 남은 것

ON 명령과 G > 0은 같은 말이 아니다. 초기부터 G = 0인 소자는 D432에 따라 가상 OFF 사건을 만들지 않는다. 신호측 잔류 기여의 대상은 D440으로 정해졌지만 실제 계수의 sequence 적합성과 근사 오차는 후속 검증이다. 아래 계산은 교육용 산술이며 전체 초기화 해법이나 제품 검증이 아니다.

꺼짐 명령과 실제 차단은 다르다

Reset 해제는 gate를 내리는 명령에서 시작하지만, 소자가 실제로 끊기는 시각은 순간 Vgs와 기존 D09 도통식, 실제 topology로 정해진다. D434는 한 번의 reset 해제에서 각 대상 HRG/LRG가 실제 도통 기준 한 번 ON→OFF하는 모든 시간차와 차단 순서를 초기 지원 범위로 둔다. 재도통·반복 전환·공급 복구는 별도 확장 범위다. Gate 명령이 단조롭다는 사실만으로 단일 차단이 보증되지는 않는다.

처음부터 꺼져 있던 소자

D432는 초기 상태부터 계산상 G = 0인 소자와, 해제 중 실제로 남아 있던 공급 경로가 새로 끊기는 사건을 구분한다. 초기 차단이라는 사실만으로 t = 0의 가상 OFF나 injection 사건을 만들지 않는다. 그 소자에 대응하는 잔류 자료의 적용 조건이 불명확하면 자동 0이나 처리 완료로 표시하지 않고 의존 결과를 미평가로 둔다. 초기 차단 판별이 node 전압을 0이나 VPIX로 바꾸거나 누적 전하를 지우지 않는다.

스위치 차단과 공급 분리

Dual CG에서 LRG_A만 차단되고 LRG_B가 도통하면 FD2의 공급 경로는 남는다. 두 LRG가 모두 차단되어야 그 branch들을 통한 공급이 끊긴다. HRG_B 차단은 FD1_B와 FD2 사이의 도통 분리이며 기생 coupling을 삭제하지 않는다. 개별 switch 차단과 대상 node의 공급 단절은 서로 다른 조건이다.

잔류 기여는 두 조건이 모두 끝날 때

D435는 재도통 없는 단일 해제에서 해당 스위치의 차단과 대상 node의 공급 분리가 모두 끝난 시점에 그 대상의 유효 잔류 기여를 한 번 반영한다: t_apply(X→n) = max(t_off,X, t_isolate,n). HRG_A 유지, HRG_B OFF 옵션, 다른 공급 경로 없음인 설명 회로에서 t_H가 HRG_B 차단, t_L이 마지막 LRG 차단이면 HRG_B→FD1_B는 t_H, HRG_B→FD2는 max(t_H, t_L)이다. 먼저 꺼진 LRG의 FD2측 기여도 마지막 LRG가 꺼지는 t_L에 반영한다. HRG_B가 공급 분리 뒤에 꺼지면 이는 새 공급 분리가 아니라 후속 내부 분리 사건이며, 이미 넣은 LRG 기여를 다시 넣지 않는다.

기다리는 것은 장부이지 channel이 아니다

지연 반영은 channel에 전하가 보관된다는 물리적 주장이 아니다. 기존의 최종 유효 잔류 전하를 사건에 연결하는 귀속 근사다. 기다리는 동안에도 실제 gate 파형, 유한 도통, 기생 coupling, 회로 응답은 계속 계산한다. 같은 사건에 귀속된 기여는 node별로 모아 동일 network에서 한 번 처리한다. 대상별 기여를 50:50으로 자동 분배하거나 누락값을 0으로 채우지 않는다.

전하량은 하강 직전에 정한다

D436은 각 스위치가 자기 gate 하강을 시작하기 직전의 회로 상태를 ON 기준으로 잡는다: Vov_on,X = VG_high,X − VS,X(t_start,X⁻) − Vth_eff,X. 이렇게 정한 Q_ch,on을 보관하고, 이후 source 전압이 변해도 다시 계산하지 않는다. 차단 순간 overdrive = 0을 대입해 잔류 기여를 지우지 않는다. 같은 시각에 하강을 시작하는 스위치들은 같은 직전 상태를 기준으로 평가한다. 설명 예로 overdrive가 0.3 V에서 0.2 V로 줄면 선형 overdrive 근사에서 |Q_ch,on|은 2/3이 된다. 전하량 결정 시점(D436)과 반영 시점(D435)은 서로 다르다.

TCG에서 잔류 기여가 향하는 곳

D440은 MCG의 MRG 잔류 기여를 선택 pair의 FD2측, LCG의 LRG 잔류 기여를 공유 FD3측에 반영한다. MCG에서 공급 연결이 유지되는 FD3측의 channel 전하 방출·회복 과도는 초기 모델에서 별도로 재현하지 않는다. 이 생략은 효과가 0이라는 뜻이 아니며, FD3의 Cap·유한 공급 경로·gate coupling에 따른 회로 응답은 유지한다. FD3를 VPIX 고정점으로 바꾸지 않는다. Dual CG의 HRG_B 양쪽 규칙을 MRG 공급측에 자동으로 복사하지 않는다.

이 실험이 보여주는 것과 아닌 것

아래 실험의 차단 시각은 공급된 실제 차단 시각이다. gate 파형에서 차단을 계산한 결과가 아니다. 실험은 D435의 귀속 명세를 시각화하며 Q_ch,on 계산, injection 크기, 결합된 transient는 다루지 않는다. EX10은 HRG_B 10 ns, LRG_A 11 ns, LRG_B 12 ns에서 FD1_B 기여 10 ns, FD2측 기여 세 개 12 ns를 준다. 이는 엔진 미검증의 정책 기대 명세이며 동시성 tolerance와 사건 검출 정밀도는 후속이다.

Count는 ramp 시작의 저장값이다

Count는 ramp 비교를 시작할 때 comparator 입력 경로의 전압을 저장하는 시점이다. 이후 comparator crossing 시각과 다르다. 저장된 값과 계속 변하는 실제 pixel 상태도 구분한다. 저장 이후의 회로 응답은 이미 저장한 값에 반영하지 않는다(D377).

정확히 같은 시각이면 직후 값

D441은 gate 전환이나 잔류 전하 사건과 ramp 시작 count가 정확히 같은 시각일 때의 순서를 정한다. 먼저 사건 직전 상태 t⁻를 보존하고, 그 시각에 하강을 시작하는 스위치들의 ON 기준 전하를 이 공통 직전 상태로 계산한다. 다음으로 외부 구동 변화와 그 시각에 귀속된 잔류 기여를 하나의 일관된 network에서 처리한다. 마지막으로 관측점의 사건 직후 전압 V_input(t⁺)을 저장한다.

나열 순서가 답을 바꾸지 않는다

같은 사건의 소자들을 어떤 순서로 적든 결과가 같아야 한다. 한 소자씩 전압을 갱신하면 먼저 적은 소자가 뒤 소자의 기준 상태를 바꾸므로 순서 의존 결과가 생긴다. 그래서 모든 기준은 공통 t⁻에서 평가하고 기여는 함께 처리한다.

직후는 정착이 아니다

V(t⁺)는 사건을 반영한 바로 그 순간의 값이다. 충분히 정착한 상태가 아니며 유한 edge 전체를 순식간에 끝냈다는 뜻도 아니다. 유한 gate 하강 도중 sampling하면 그 시각까지의 응답을 저장하며, 미래의 하강 완료 상태를 가져오지 않는다. 연속 파형에서 실제 순간 점프가 없으면 좌우 값이 같을 수도 있다. 이 규칙은 이상적 순간 sampling의 좌/우 경계 선택이며 버퍼 aperture·droop·sampling noise 모델이 아니다.

가까운 것과 같은 것은 다르다

사건과 sample이 정확히 같은 시각이 아니면, 그 사이의 회로 응답을 계산해야 한다. 같은 계산 step 안에 들어왔다는 이유로 두 시각을 합치거나 지정된 sample·gate timing을 옮기지 않는다. 수치적 동시성 판정과 사건 위치의 정밀도는 후속 구현 명세다.

직후 값이 없을 때

사건 직후 상태를 유효하게 구하지 못하면 직전값, 정착값, 0으로 자동 대체하지 않는다. 그 count와 의존 결과는 D426에 따라 미평가로 남긴다.

이 실험의 값은 주어진 것이다

EX12는 사건과 count가 모두 10 ns이고, 유효한 직전 값 1.0 V와 직후 값 0.99 V가 제공된 fixture다. 저장값은 0.99 V다. 0.99 V는 event solver가 계산한 값이 아니며, 이 교재도 그 값을 계산하지 않는다. 아래 실험은 주어진 두 값 중 무엇을 저장하는지, 시각이 다를 때와 직후 값이 없을 때 무엇을 하지 않는지를 보여주는 정책 실험이다.

잔차와 기준 차이를 나눈다

phase p의 count 전압 V_p,count와 극한값 V_p,lim을 구분한다. d_p = V_p,count−V_p,lim은 동적 잔차, b_p = V_p,lim−V₀는 정적 기준 차이, e_p = d_p+b_p = V_p,count−V₀다. count 관측은 각 ramp 시작 시점이다.

Reset에서 Signal을 뺀다

D_dark = e_R−e_S = V_R,count−V_S,count다. 두 phase의 공통 V₀가 소거된다. 이 값은 부호 있는 결정론적 차이이며 독립 random noise처럼 RSS 합산하지 않는다. 공통 이동과 phase별 차동 이동이 다르게 보이는 이유다.

V₀와 V_lim은 어디서 오나

D437에 따라 V₀와 phase별 V_lim은 실제 상태와 저장 전하를 보존한 정착 계산으로 구한다. 해당 phase 상태를 복사해 그 조건을 유지한 별도 확인 계산이며, 더 기다린 상태를 실제 readout sequence에 되돌려 넣지 않는다. 도통이 끊긴 FD의 상태를 잃는 단순 DC 재초기화로 대체하지 않는다. V₀는 reset ON FD 전압이나 VPIX가 아니다. reset 해제·SEL 동작과 반영된 feedthrough·boosting·injection 이후, TG 동작 전 comparator 입력의 read 정착값이다.

기준값이 없을 때 무엇이 남나

V₀를 구할 수 없으면 V₀에 의존하는 b_p와 e_p만 미평가다. 두 count가 유효하면 D_dark는 그대로 남는다. V_p,lim이 없으면 그 phase의 d_p와 b_p 분해는 미평가지만, V₀가 있으면 e_p는 계산할 수 있다. V₀가 없어도 유효한 count와 V_p,lim이 있으면 d_p는 독립적으로 계산된다. 누락된 기준을 0, 이상 전압, clipping을 지운 대체 회로로 채우지 않는다. EX13은 V₀와 V_S,lim이 없을 때 D_dark = 500 µV와 d_R = 800 µV가 유지되는 사례다.

정착 미확인과 정착점 부재는 다르다

실제 count 시점의 미정착은 유효한 분석 결과일 수 있다. 정착을 확인할 관측이 부족한 것을 물리적 정착점 부재나 수치 실패로 바꾸지 않는다. 정착점 부재는 근거가 확보된 경우에만 판정하며 단순 solver 실패나 관측 시간 부족만으로 선언하지 않는다. 자료·상태 부족, 모델 적용 범위 이탈, 정착 미확인, 근거 있는 부재, 수치 실패는 서로 다른 상태다. 아래 실험의 ‘미평가’ 표시는 fixture 설명용이며 최종 결과 enum이 아니다.

LSB를 단위로 읽기

교육 예제에서는 양의 환산 스케일 V_LSB를 지정하고 D_dark/V_LSB를 연속적인 fractional LSB로 표시한다. 정수 ADC 코드를 생성하거나 window 바깥 값을 clipping하지 않는다. 실제 프로젝트의 ADCSAT·AG·span 관계와 comparator 절대 window는 별도로 연결해야 한다.

결과 상태는 여러 축이다

계산 가능 여부, 자료 적용성, 회로·ADC 조건, 설계 합격 여부는 다른 질문이다. 아래 window 예제는 count 전압이 지정 구간 안인지 관찰할 뿐 제품 합격을 뜻하지 않는다. V_lim이나 CG가 없더라도 유효한 count 전압을 지우지 않는다. 이 실험은 공급한 합성 값의 의존성만 보여주며, 정착값을 계산하는 평형·안정성 판정 알고리즘은 후속 실행 명세다.

추출되었다는 사실과 검증은 다르다

Pre-layout 추정값과 Post-layout PEX 값은 출처와 조건이 다르다. 같은 설계의 후속 평가라도 원본·revision·단위·scope·연결·bias·온도·적용 범위를 기록해야 한다. 추출 자료가 있다는 이유만으로 정확도 검증 완료라고 표시하지 않는다.

누락을 조용히 메우지 않는다

미입력, 명시적 0, 미확인, 계산 불가를 구분한다. 필요한 값이 없으면 의존하는 결과만 미평가로 두고 독립적으로 유효한 값은 보존한다. 이 실험은 R과 C로 계산하는 RC 예제의 입력 상태를 바꿔 이 원칙을 관찰한다. C=0은 누락이 아니라, 양의 τ를 요구하는 이 RC 예제의 적용 범위 밖이다.

독립 sweep의 재현성

독립 sweep의 각 점은 동일한 초기화 정책을 적용한다. 이전 점의 물리 상태를 자동 승계하지 않는다. 같은 정책은 모든 점이 같은 수치 상태라는 뜻이 아니다. 기준 reference, 초안, 적용 값, run 당시 snapshot을 분리해 보존한다.

검증을 세 층으로 남기기

첫째, 독립 식과 손계산은 해석 RC나 전하 응답의 기준을 준다. 둘째, 전체 network와 축약 모델은 같은 가정 아래 비교한다. 셋째, 실제 정확도는 같은 회로·bias·온도·geometry·파형·관측 조건의 SPICE 또는 측정 대조로 검증한다. 이 교재의 합성 예제 통과는 세 번째 층의 완료가 아니다.

SSoT로 되돌리는 방법

설명 중 충돌이나 빠진 정의를 발견하면 원문 ID·재현 예제·영향받는 장·제안/오류 여부를 기록한다. 원문 검토 후 새 결정 또는 정정 이력이 승인되면 교재의 source hash와 대응 장을 갱신하고 관련 계산 검산을 다시 실행한다. 교재에서 임의로 설계 결정을 바꾸지 않는다.

판본을 덮어쓰지 않는다

교재가 읽은 원문은 판본별 source lock으로 남긴다. 초판의 lock은 당시 snapshot으로 보존하고, 새 판본은 실제로 대조한 원문의 hash를 별도 lock에 기록한다. 원문이 바뀌었다는 hash 차이는 이전 판본의 실패가 아니라 판본 차이다. 새 결정 ID를 목록에 추가했다는 사실만으로 본문·실험 반영 완료를 선언하지 않는다.